🔬 IBM presentó NanoStack, una arquitectura de chips que permite desarrollar transistores por debajo de 1 nanómetro. Según la compañía y el estudio citado, el diseño llega a 0,7 nm, puede reunir casi 100 000 millones de transistores en un área del tamaño de una uña y promete más rendimiento con menos energía.
La clave no es solo hacer piezas más pequeñas. NanoStack apila en vertical las nanosheets usadas en la generación de chips de 2 nm. Huiming Bu, vicepresidente de semiconductores globales de IBM, explicó que el diseño combina apilado y desplazamiento: cada transistor puede recibir contacto por delante y por detrás para señal y energía.
Esa unión usa «single dielectric bonding», una pieza que IBM presenta como una innovación central. Frente a la plataforma de 2 nm, la compañía afirma que NanoStack ofrece hasta 50 % más rendimiento y reduce 70 % el consumo de energía. También dice haber logrado una mejora del 40 % en el escalado de memoria SRAM, clave en CPU, redes, sensores, marcapasos y flujos de IA.
El estudio, publicado en el Symposium on VLSI Technology and Circuits de 2025 y subido a IEEE Xplore, apunta a nodos de 7 angstroms y, en el futuro, a 1 angstrom, es decir, 0,1 nm. IBM sostiene que esta plataforma podría reemplazar a las nanosheets en las principales fundiciones dentro de unos cinco a diez años.
✅ Si estas cifras llegan a fábrica, los chips podrían meter casi el doble de transistores que una plataforma de 2 nm sin disparar el gasto eléctrico. El límite es claro: buena parte del impacto viene de proyecciones y declaraciones de IBM, no de productos comerciales ya desplegados. Falta ver coste, rendimiento real y fabricación a escala.
